加州山景城2019年12月3日 /美通社/ --
重點：
-- 超低功耗DesignWare Die-to-Die PHY IP核在超大規(guī)模數(shù)據(jù)中心提供小于1pJ/bit的最佳能源效率
-- 緊湊的模擬前端為大型多芯片模塊設(shè)計提供可達50毫米的可靠連接
-- 靈活的架構(gòu)允許以極低延遲和誤碼率的連接把核心邏輯劃分在多個Die上。
-- 與DesignWare 112G/56G以太網(wǎng)、HBM2/2E、DDR5/4和PCI Express 5.0 IP核相結(jié)合，新思科技為高性能計算和網(wǎng)絡(luò)片上系統(tǒng)提供全面的解決方案
新思科技（Synopsys, Inc.，納斯達克股票代碼：SNPS）近日宣布，推出用于超大規(guī)模數(shù)據(jù)中心、人工智能和網(wǎng)絡(luò)設(shè)計的多芯片模塊(MCM)超短距離連接的DesignWare® Die-to-Die PHY IP核。DesignWare Die-to-Die PHY IP核支持從2.5G到112G數(shù)據(jù)速率的NRZ和PAM-4信令，為大型MCM設(shè)計提供最大的每芯片邊緣吞吐量。為了提高片上系統(tǒng)(SoC)產(chǎn)量，Die-to-Die PHY允許將大型芯片分割成較小的芯片，同時為功率、單位IO寬度、延遲或傳輸距離的帶寬提供了權(quán)衡。作為新思科技全面云計算IP核解決方案的最新補充，DesignWare Die-to-Die PHY由經(jīng)流片驗證的112G/56G以太網(wǎng)、HBM 2/2e、DDR 5/4和PCI Express 5.0控制器、PHY和驗證IP核組成。
新思科技為設(shè)計者提供了全面的布線可行性分析、封裝基板指南、信號和電源完整性模型以及串擾分析，以便將DesignWare Die-to-Die PHY快速集成到片上系統(tǒng)中。X16通道配置中的半雙工發(fā)射器和接收器為高吞吐量的die-to-die連接提供每毫米每秒1.8TB的單向帶寬。為了滿足先進FinFET工藝中片上系統(tǒng)的功率要求，Die-to-Die PHY為超低功耗die-to-die和die-to-optical的引擎連接提供不到1 pJ/bit的功耗。DesignWare Die-to-Die PHY IP核符合OIF CEI-112G和CEI-56G 超短距離(USR)和超短程(XSR)連接標準。
新思科技解決方案事業(yè)部營銷副總裁John Koeter表示：“用于高端數(shù)據(jù)中心和網(wǎng)絡(luò)應(yīng)用的先進片上系統(tǒng)正在接近最大的晶片尺寸限制，這就要求設(shè)計者將片上系統(tǒng)劃分為較小的模塊化芯片。具有領(lǐng)先功耗、性能和面積的DesignWare Die-to-Die PHY IP核使我們的用戶能夠滿足其在設(shè)計最先進FinFET工藝方面的短距離連接需求，并迅速向市場提供與眾不同的差異化產(chǎn)品?！?/p>
可用性
7nm FinFET工藝的DesignWare Die-to-Die PHY IP核的硅設(shè)計工具包現(xiàn)已推出。
DesignWare IP核簡介
新思科技是面向芯片設(shè)計提供高質(zhì)量硅驗證IP核解決方案的領(lǐng)先供應(yīng)商。DesignWare IP核組合包括邏輯庫、嵌入式存儲器、嵌入式測試、模擬IP、有線和無線接口IP、安全IP、嵌入式處理器和子系統(tǒng)。為了加速原型設(shè)計、軟件開發(fā)以及將IP整合進芯片，新思科技IP Accelerated計劃提供IP原型設(shè)計套件、IP軟件開發(fā)套件和IP子系統(tǒng)。新思科技對IP核質(zhì)量的廣泛投資、全面的技術(shù)支持以及強大的IP開發(fā)方法使設(shè)計人員能夠降低整合風險，并加快上市時間。垂詢DesignWare IP核詳情，請訪問https://www.synopsys.com/designware。
新思科技簡介
新思科技（Synopsys, Inc. , 納斯達克股票代碼：SNPS）是眾多創(chuàng)新型公司的 Silicon to Software?（“芯片到軟件”）合作伙伴，這些公司致力于開發(fā)我們?nèi)粘Ｋ蕾嚨碾娮赢a(chǎn)品和軟件應(yīng)用。作為全球第 15 大軟件公司，新思科技長期以來一直是電子設(shè)計自動化（EDA）和半導體IP領(lǐng)域的全球領(lǐng)導者，并且在軟件安全和質(zhì)量解決方案方面也發(fā)揮著越來越大的領(lǐng)導作用。無論您是創(chuàng)建高級半導體的片上系統(tǒng)（SoC）設(shè)計人員，還是編寫需要最高安全性和質(zhì)量的應(yīng)用程序的軟件開發(fā)人員，新思科技都能夠提供您所需要的解決方案，幫助您推出創(chuàng)新性的、高質(zhì)量的、安全的產(chǎn)品。有關(guān)更多信息，請訪問 www.synopsys.com。
前瞻性聲明
本新聞稿包含1934年《證券交易法》第21E條所界定的前瞻性陳述，包括有關(guān)臺積電N5P工藝DesignWare Interface和Foundation IP的預(yù)期發(fā)布和好處的聲明，包括USB、DisplayPort、DDR、LPDDR、HBM、PCI Express、以太網(wǎng)、MIPI和HDMI。任何非歷史事實陳述可視為前瞻性陳述。這些陳述涉及已知和未知的風險、不確定性和其他因素，可能導致實際結(jié)果、時間框架或成就與前瞻性陳述中所表達或隱含的內(nèi)容大不相同。這些風險和不確定性包括產(chǎn)品時間表和開發(fā)計劃，或者互操作性、性能和電源問題?？赡苓m用的其他風險和不確定因素載于新思科技最近提交的Form 10-Q季度報告中的“風險因素”部分。即使將來有了新信息，新思科技不承擔公開更新任何前瞻性聲明的義務(wù)，或者更新實際結(jié)果可能與這些前瞻性聲明中的預(yù)期結(jié)果大不相同的原因。
