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加州圣克拉拉2019年5月22日 /美通社/ -- 提供基于FPGA（現(xiàn)場(chǎng)可編程門陣列）的硬件加速器設(shè)備和高性能eFPGA（嵌入式FPGA）IP的全球領(lǐng)先企業(yè)Achronix半導(dǎo)體公司(Achronix Semiconductor Corporation)今天推出全新的創(chuàng)新型FPGA系列，以滿足人工智能/機(jī)器學(xué)習(xí)(AI/ML)以及高帶寬數(shù)據(jù)加速應(yīng)用不斷提高的要求。在一種經(jīng)過高度優(yōu)化的全新架構(gòu)上打造而成的Achronix Speedster®7t系列超越了傳統(tǒng)的FPGA解決方案，具有類似ASIC（特定用途集成電路芯片）的性能、FPGA的廣泛適應(yīng)性和可簡(jiǎn)化設(shè)計(jì)的增強(qiáng)功能。
Speedster7t FPGA系列是專門按照AI/ML和高帶寬工作負(fù)載的要求來設(shè)計(jì)的，采用了革命性的全新2D片上網(wǎng)絡(luò)(NoC)和高密度的新型機(jī)器學(xué)習(xí)處理器(MLP)陣列。Speedster7t系列將FPGA可編程性與ASIC路由結(jié)構(gòu)及計(jì)算引擎相結(jié)合，創(chuàng)造出一種名為“FPGA+”的新技術(shù)。
隨著AI/ML用例的迅速演變，人們需要用新的解決方案來滿足更高性能、更高靈活性和更快走向市場(chǎng)等各種要求。在這樣的背景下，Semico Research Corp.預(yù)計(jì)AI應(yīng)用領(lǐng)域的FPGA的市場(chǎng)規(guī)模將在未來四年內(nèi)擴(kuò)大3倍，達(dá)到52億美元。
Achronix半導(dǎo)體公司總裁兼首席執(zhí)行官羅伯特-布萊克(Robert Blake)表示：“我們正處在智能化、自學(xué)習(xí)計(jì)算高速發(fā)展的起步階段，這將對(duì)我們?nèi)粘Ｉ畹姆椒矫婷娈a(chǎn)生廣泛的影響。Speedster7t系列的推出是Achronix歷史畫卷上最濃墨重彩的一筆，它代表了四代硬件架構(gòu)和軟件開發(fā)的創(chuàng)新與學(xué)習(xí)，是我們與重要客戶密切合作的成果。該系列融合了靈活的FPGA技術(shù)和ASIC核心效率，開創(chuàng)出全新的‘FPGA+’級(jí)芯片，真正突破了高性能計(jì)算加速的界限?！?/p>
為開發(fā)Speedster7t系列FPGA，Achronix的設(shè)計(jì)團(tuán)隊(duì)重新設(shè)計(jì)了整個(gè)FPGA架構(gòu)，力求做到片上處理、組件互連和外部I/O（輸入/輸出設(shè)備）之間的平衡，同時(shí)最大限度地提高數(shù)據(jù)密集型工作負(fù)載的吞吐量，最典型的就是基于邊緣和服務(wù)器的AI/ML應(yīng)用、網(wǎng)絡(luò)和存儲(chǔ)方面的負(fù)載。
Speedster7t器件采用了臺(tái)積電(TSMC)的7nm FinFET（7納米鰭式場(chǎng)效應(yīng)晶體管）制造工藝，可接受來自多個(gè)高速數(shù)據(jù)源的大量數(shù)據(jù)，再將數(shù)據(jù)分發(fā)到可編程的片上算法和處理單元上，然后以盡可能低的延遲實(shí)現(xiàn)計(jì)算加速。Speedster7t器件包括高帶寬GDDR6接口、400G以太網(wǎng)端口和PCI Express Gen5 -- 所有這些組件都互相連接，能在提供ASIC級(jí)帶寬的同時(shí)，完整保留FPGA的可編程性。
Semico Research的ASIC和SoC（片上系統(tǒng)）首席市場(chǎng)分析師里奇-瓦夫日尼亞克(Rich Wawrzyniak)評(píng)論說：“為了處理直接瞄準(zhǔn)AI應(yīng)用的海量數(shù)據(jù)，創(chuàng)新型硅架構(gòu)頻頻問世，而全新推出的Achronix Speedster7t FPGA系列就是最好的例子。它將數(shù)學(xué)函數(shù)、內(nèi)存和可編程性融合到機(jī)器學(xué)習(xí)處理器中，再結(jié)合跨芯片二維NoC結(jié)構(gòu)，提供了消除瓶頸和確保數(shù)據(jù)在整個(gè)器件中自由流動(dòng)的最佳途徑。對(duì)AI/ML應(yīng)用而言，內(nèi)存帶寬就是一切，Achronix Speedster7t系列在這方面樹立起極高的性能標(biāo)準(zhǔn)。”
針對(duì)計(jì)算性能進(jìn)行優(yōu)化
Speedster7t FPGA的核心是新型MLP中的大規(guī)模并行可編程計(jì)算元件陣列，可提供業(yè)界最高的基于FPGA的計(jì)算密度。MLP是高度可配置的計(jì)算密集型單元塊，支持4到24位的整數(shù)格式和高效的浮點(diǎn)模式，包括直接支持TensorFlow的16位格式以及增強(qiáng)型塊浮點(diǎn)格式，將每個(gè)MLP的計(jì)算引擎增加一倍。
MLP與嵌入式內(nèi)存塊緊密耦合，消除了傳統(tǒng)上與FPGA路由相關(guān)的延遲，確保以750 MHz（兆赫）的最高性能將數(shù)據(jù)傳送到MLP。高密度計(jì)算和高性能數(shù)據(jù)傳輸?shù)慕Y(jié)合使處理器結(jié)構(gòu)能夠讓基于FPGA的有效運(yùn)算速度Tops（萬億次/秒）達(dá)到最高。
世界級(jí)帶寬
對(duì)于高性能計(jì)算和機(jī)器學(xué)習(xí)系統(tǒng)而言，非常關(guān)鍵的一點(diǎn)就是片外內(nèi)存的帶寬要高，才能提供和緩沖多個(gè)數(shù)據(jù)流。Speedster7t是唯一支持最高帶寬外部?jī)?nèi)存技術(shù)——GDDR6內(nèi)存——的FPGA器件。由于每個(gè)GDDR6內(nèi)存控制器都能支持512 Gbps（吉比特每秒）帶寬，Speedster7t器件中最多有8個(gè)GDDR6控制器，這樣GDDR6總帶寬便達(dá)到4 Tbps（太比特每秒），內(nèi)存帶寬與基于HBM（高帶寬內(nèi)存）的FPGA相同，但成本要低得多。
美光(Micron)計(jì)算與網(wǎng)絡(luò)業(yè)務(wù)部營(yíng)銷副總裁馬爾-漢弗萊(Mal Humphrey)表示：“美光很高興與Achronix合作打造全球首個(gè)與GDDR6直接相連、可滿足高帶寬內(nèi)存需求的FPGA。像這樣極具創(chuàng)新特色且可擴(kuò)展的解決方案將推動(dòng)AI領(lǐng)域進(jìn)一步加大差異化，而這一領(lǐng)域需要異構(gòu)計(jì)算選項(xiàng)和高性能內(nèi)存相結(jié)合來加速數(shù)據(jù)洞察。”
除高內(nèi)存帶寬之外，Speedster7t器件還包括業(yè)界性能最高的接口和端口，能支持極高帶寬的數(shù)據(jù)流；采用72個(gè)最高性能的SerDes，運(yùn)行速率在1到112 Gbps之間；帶有前向糾錯(cuò)(FEC)功能的硬化400G以太網(wǎng)MAC（媒體接入控制器）；支持4x 100G和8x 50G兩種配置；以及硬化PCI Express Gen5控制器，每個(gè)控制器有8或16個(gè)通道。
超高效的數(shù)據(jù)傳輸
雖然從Speedster7t的高速I/O和內(nèi)存端口傳輸多太比特?cái)?shù)據(jù)很容易超出一個(gè)傳統(tǒng)FPGA的面向比特、可編程互連結(jié)構(gòu)的路由容量，但Speedster7t架構(gòu)包括一個(gè)創(chuàng)新、高帶寬的二維NoC，在整個(gè)FPGA結(jié)構(gòu)中橫向及縱向鋪展開，連接FPGA所有高速數(shù)據(jù)和內(nèi)存接口。Speedster7t NoC就像是疊加在FPGA互連城市街道系統(tǒng)上的高速公路網(wǎng)絡(luò)，支持片上處理引擎之間的高帶寬通信。NoC中的每一行或每一列都通過兩個(gè)符合行業(yè)標(biāo)準(zhǔn)的256位單向AXI信道來通信，頻率為2 Ghz（吉赫茲），同時(shí)在每個(gè)方向進(jìn)行512 Gbps的數(shù)據(jù)傳輸。
專用2D NoC的運(yùn)用極大簡(jiǎn)化了高速數(shù)據(jù)傳輸，并確保數(shù)據(jù)流可以輕松地定向到整個(gè)FPGA架構(gòu)中的任一自定義處理引擎。最重要的是，NoC解決了傳統(tǒng)FPGA會(huì)出現(xiàn)的擁塞和性能瓶頸問題，傳統(tǒng)FPGA利用可編程路由和邏輯查找表(LUT)資源，在整個(gè)FPGA中傳送數(shù)據(jù)流。這種高性能網(wǎng)絡(luò)不僅可以提高Speedster7t FPGA的總帶寬容量，還可以在降低功耗的同時(shí)，提高LUT有效容量。
針對(duì)安全關(guān)鍵型和硬件保證型應(yīng)用的安全功能
Speedster7t FPGAs具備最先進(jìn)的比特流安全功能，以多層防御機(jī)制，確保比特流的保密性和完整性，從而有效抵御第三方攻擊的威脅?；诜来鄹奈锢聿豢煽寺」δ?PUF)對(duì)密鑰進(jìn)行加密，比特流的加密和驗(yàn)證采用的是256位AES-GCM方法。為了防御邊信道攻擊，比特流被分割開，每個(gè)分段使用單獨(dú)導(dǎo)出的密鑰，而解密硬件采用了差分功耗分析(DPA)防御對(duì)策。此外，Speedster7t還運(yùn)用2048位RSA公鑰認(rèn)證協(xié)議來激活解密和驗(yàn)證硬件。用戶可以放心地加載安全的比特流，因?yàn)檫@是一種專門設(shè)計(jì)的配置，已通過RSA公鑰、AES-GCM私鑰和CRC（循環(huán)冗余校驗(yàn)碼）校驗(yàn)的驗(yàn)證。
可靠且低成本的ASIC轉(zhuǎn)換方案，滿足大批量生產(chǎn)需求
Achronix是唯一一家同時(shí)提供獨(dú)立FPGA和Speedcore?嵌入式FPGA IP的公司。Achronix在Speedster7t FPGA中使用的便是Speedcore eFPGA IP技術(shù)，支持從Speedster7t FPGA向ASIC的無縫轉(zhuǎn)換。FPGA應(yīng)用通常具有必須保持可編程性的功能，而其他則是專用于特定系統(tǒng)應(yīng)用的固定功能。在向ASIC轉(zhuǎn)換時(shí)，固定功能可以硬化為ASIC結(jié)構(gòu)，從而縮小芯片尺寸，并降低成本和功耗。通過Speedcore eFPGA IP將Speedster7t FPGA轉(zhuǎn)換成ASIC，客戶可以節(jié)省高達(dá)50%的功耗和90%的成本。
供貨
Speedster7t FPGA器件提供363K至2.6M六輸入LUT架構(gòu)配置。支持Speedcore eFPGA和Speedchip? FPGA芯片粒等所有Achronix產(chǎn)品的ACE設(shè)計(jì)工具現(xiàn)已上市。
第一批用于評(píng)估的器件和開發(fā)板將于2019年第四季度推出。
